芯片设计流程中，电源签核（Sign-off）相当于整栋大楼的供电系统竣工验收，却往往耗时数周，成为制约芯片交付周期的关键瓶颈。芯晓科技基于自研分布式矩阵求解技术，推出数字电源签核工具IcPower，将这一环节的效率提升3-10倍，典型测试下速度可达国外大厂工具的4.5-8.5倍，使原本需要数周的分析能在几天内完成。
电源签核：芯片设计的“竣工验收”与效率瓶颈
一枚先进制程芯片从设计到流片，需要经过上百个环节，电源签核是其中最后也是最关键的一步。它通过分析电源网络上亿个节点的功耗、电压降与电迁移表现，判定芯片能否顺利进入量产流片。一旦结果出错，不仅性能不达标，甚至可能导致流片失败，造成巨大损失。
芯片电源网络是由大量金属线组成的互联结构，电源签核时必须将其作为一个整体进行求解，相当于解一个维度高达数亿的稀疏矩阵方程。随着工艺制程不断缩小，晶体管数量指数级增加，这一计算的复杂度急剧攀升。传统方法下，一次完整的电源签核往往需要数周时间。如果分析结果不理想，设计工程师还需要根据反馈修改版图，再重复一轮签核，进一步拉长周期。
芯晓科技总经理谢卓曾担任国际知名EDA厂商Cadence电源完整性分析工具Voltus的中国技术团队负责人。他深知行业痛点：电源签核效率已成为制约芯片交付周期的核心瓶颈，而现有解决方案在应对百亿门级芯片时显得力不从心。
分布式求解技术：如何实现数倍提速
芯晓科技的核心技术思路来源于计算数学领域的“区域分解法”。他们将电源签核所需处理的大矩阵拆分为多个可以高效计算的小矩阵，用多台计算机并行运算，从而大幅缩短整体求解时间。
但这一思路的难点在于算法和工程两个层面。首先，如何“科学”地切分矩阵？芯晓科技针对电源网络稀疏矩阵的特性，采用基于图论的智能区域分解算法，将百亿级的全局矩阵科学切分为多个子矩阵，并最小化子矩阵间的边界耦合，保证切割后的计算效率。其次，需要优化分布式矩阵求解器中的节点间通信拓扑和消息传递机制，大幅降低网络通信开销。同时，他们还引入了严格的数值稳定性控制算法，确保分布式计算的结果与单机高精度求解器达到数学意义上的严格一致，满足先进制程的签核精度要求。
凭借这些技术积累，芯晓科技的首款数字电源签核工具IcPower在实测中表现出色：相比国外工具，速度提升3-5倍，部分动态分析测试甚至可以达到10倍以上。这意味着，原本需要数周的电源签核，现在只需几天即可完成。
商业化落地与国产替代机遇
全球EDA市场长期被Synopsys、Cadence、Siemens EDA三大巨头垄断，合计份额约74%。近年来中美科技博弈不断升级，促使越来越多国内芯片公司开始重视使用国产工具，将其作为替代或备份方案。芯晓科技正是抓住这一窗口期切入电源签核赛道。
基于性能自信，芯晓科技在商业模式上选择对标国外工具，以软件授权为主，定价与国外工具相当。目前IcPower已在国内多家芯片设计公司投入使用，覆盖国产CPU、GPU、智驾芯片等类型。通过客户广泛的设计用例与测试平台，产品性能正在不断迭代。2025年，芯晓科技营收达到数百万元。谢卓表示：“软件的研发成本基本是固定的，客户越多，盈利能力就能越强。”
不过，拓展客户仍是当下商业化的难点。客户往往担心创业公司难以保证产品供应的持续性，因此更倾向于选择规模更大的企业。芯晓科技计划在2026年下半年开启天使轮后的新一轮融资，重点引入产业方资金，以在市场拓展方面获得更多帮助。
未来展望：3DIC与AI驱动平台
随着摩尔定律逐渐逼近物理极限，芯片行业正从制程微缩转向纵向堆叠（3DIC），这对电源签核来说意味着分析规模将呈指数级增长。芯晓科技的产品路线图正围绕这一趋势展开：下半年将推出热分析和应力分析产品，支撑完整的热电耦合分析，帮助客户在3DIC设计早期发现芯片堆叠带来的发热和热应力问题。
此外，芯晓科技也在探索AI智能体在芯片设计中的应用，目标是使客户通过自然语言就能调用工具并完成各类设计任务，最终打造一个AI驱动、能够接入其他EDA工具的芯片设计平台。
芯晓科技的突破不仅体现在技术指标上，更折射出国产EDA工具在关键环节的追赶与超越。电源签核作为芯片设计流程的“最后一公里”，其效率提升直接关系到芯片交付周期和流片成功率。在国产替代浪潮下，像芯晓科技这样的初创企业正凭借对细分领域的深耕，为国产芯片设计生态注入新的活力。当然，这条路径能否走通，仍取决于核心技术能否在更多场景中得到验证，以及客户规模化采购意愿和资本市场的持续信心。